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Tape-out: Erstes RISC-V-SoC mit 5-nm-Technik ist fertig
Der Testchip von SiFive für TSMCs N5-Verfahren enthält einen kleinen RISC-V-Kern und ein Interface für sehr schnellen HBM3-Stapelspeicher. (RISCV, Prozessor)
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Der Testchip von SiFive für TSMCs N5-Verfahren enthält einen kleinen RISC-V-Kern und ein Interface für sehr schnellen HBM3-Stapelspeicher. (RISCV, Prozessor) 